ASIC

מתוך ויקיפדיה, האנציקלופדיה החופשית
קפיצה אל: ניווט, חיפוש
מעגל משולב תלוי יישום
תרשים זרימה של תהליך הפיתוח של ASIC

ASIC, קיצור של מעגל משולב תלוי יישום ( Application Specific Integrated Circuit ) הוא מעגל משולב או שבב התפור ליישום ייחודי ומסוים להבדיל ממעגלים משולבים סטנדרטים לשימוש כללי. שבב שנבנה במיוחד ליישום של טלפון סלולרי מסוים, למשל, הוא ASIC. ההבדל בין שבב סטנדרטי כמוצר מדף הקרוי גם ASSP הוא בעיקר במשך זמן ומתדולוגיית התכנון ופחות בתהליך הייצור.

ככל שגדלי השבבים התכווצו וכלי התכנון השתפרו במהלך השנים, הסיבוכיות והפונקציונליות הביאו לצמיחת ממדי ה-ASIC מ-5000 בשנות ה-80 ועד ליותר מ-100 מליון שערים לוגים.

ASIC מודרניים כוללים ליבות שלמות של מעבדים, DSP, מבני זיכרון כמו ROM ,RAM ,EEPROM, Flash, מכלולים אנלוגיים ומעורבים Mixed Signal, מכלולי תדר רדיו ואבני בניין גדולים אחרים.

ASIC אלו מכונים מערכת-על-שבב או SoC - System On a Chip. מתכנני ASIC מתארים ומקודדים את תכנון השבב על ידי שימוש בשפות לתיאור חומרה כמו Verilog ו-VHDL, מאמתים את התכנון על ידי שימוש בכלים אוטומטים ממוחשבים (EDA) ומממשים אותו. FPGA לעתים היא אלטרנטיבה לפיתוח ASIC כאשר מדובר באילוצי זמן קצרים לפיתוח השבב, כאשר כמויות הייצור הן נמוכות וכאשר יש צורך באב טיפוס. ל-ASIC לעומת FPGA יש עלויות חד פעמיות גבוהות הנקראות NRE - Non Recurring Engineering היכולות להגיע למיליוני דולרים.

Z80

היסטוריה[עריכת קוד מקור | עריכה]

ה-ASIC הראשון פותח בשנות ה-80 על ידי חברת פרנטי והיה מבוסס על ארכיטקטורה הנקראת Gate Array - מערך שערים. השימוש המסחרי היה על ידי חברת סינקלייר עם מחשבי ה-Z80.

תכנון תאים סטנדרטים[עריכת קוד מקור | עריכה]

בשנות ה-80 המתכננים נדרשו לבחור יצרן ASIC ולהשתמש בכלי התכנון שהציע היצרן. למרות שכלי פיתוח מחברות חיצוניות אחרות היו זמינות, הקישור בין כלי הפיתוח והספריות של היצרן לא היה יעיל. ובסופו של דבר נדרשו המתכננים להשתמש בכלי הפיתוח של היצרנים. פתרון לבעיה זו שגם הניב שיפר בתוצאות ובהגדלת יכולת המיזעור של ASIC הוא מימוש ארכיטקטורה הנקראת תא סטדנרטי או Standart Cell. בשיטה זו כל יצרן ASIC יצר בלוקים פונקציונלים עם תכונות ומאפיינים אלקטרונים ידועים מראש כמו זמני השהיה, השראות וקיבוליות.

תכנון בשיטת מערכי שערים[עריכת קוד מקור | עריכה]

תכנון בשיטת מערכי שערים הוא שיטת ייצור בה שכבות הדיפוזיה של הטרנזיסטורים (ללא החיבורים) מוכנות מראש וממתינות באחסנה לשלב האחרון של החיבוריות הממומשת על ידי שכבות מתכתיות, כ-2-5 שכבות ברוב טכנולוגיות ה-ASIC. בכך ניתן לקצר בצורה משמעותית את זמן הייצור ואת עלויות ה NRE הגבוהות. המתכנן נדרש למפות את ה ASIC בפיתוח אל מערכי התאים ולהגיע לאופטימיזציה של ניתוב ומיקום (Place & Route) החיבורים שאף פעם לא מגיע ל-100% ניצול של השערים הקיימים מבעוד מועד על פיסת הסיליקון.

מערך שערים טהור של לוגיקה בלבד כבר אינו נמצא בשמוש היום והוחלף על ידי טכנולוגיית הFPGA. כיום מערכי שערים התפתחו ל ASIC מבני המכיל ליבות גדולות של תכנונים (IP - Intelectual Property) כמו CPU, DSP, זכרונות לצד בלוקים של מערכי שערים המוכנים להגדרה כחלק מהארכיטקטורה של מערכת-על-שבב. שיטה זו גם נקראת תכנון מלא למחצה (Semi Custom).

תכנון מלא[עריכת קוד מקור | עריכה]

תכנון מלא (Full Custom) הוא פיתוח ותכנון של ASIC בכל שלבי הייצור ובכל שכבות הפוטוליתוגרפיה של התקן כלשהו ומשמש גם בפיתוח ASIC וגם במוצרי מדף סטנדרטים המיוצרים ונמכרים בכמויות גדולות על ידי חברות ויצרני שבבים כדוגמת אינטל. חברות קטנות יותר כמו חברות הזנק שלהם אין יכולות ייצור (Fabrication) נקראות לעתים Fabless והן לרוב הלקוחות העיקריים של יצרני ונותני שירות בתחום שוק ה-ASIC.

לתכנון מלא ישנם יתרונות רבים בהוזלת הייצור ועלות הרכיבים, הקטנת וניצול מקסימליים של שטח השבב, שיפור הביצועים, הורדת הספק הצריכה ויכולת לשלב מרכיבים אנלוגים ובלוקים שיוצרו קודם לכן (אשר אומתו ונבדקו).

תכנון מבני[עריכת קוד מקור | עריכה]

תיאור תלת ממדי של תא סטנדרטי

תכנון מבני או תכנון פלטפורמי הוא תכנון הקרוב ASIC בו נקבעים מראש חלק משכבות המתכת (החיבוריות) והשכבות הלוגיות כך שניתן לקצר עוד יותר את זמן ועלות התכנון ובכך מתקרב יותר ל-FPGA. בתכנון זה ניתן לשלב ליבות קיימות והוא הרחבה של תכנון מערכי שערים בו מוזילים עוד יותר את עלות ייצור השכבות.

ספריות תאים וליבות[עריכת קוד מקור | עריכה]

ספריות תאים הם תיאור ותכונות של בלוקים ורכיבים (הכוללים מעגלים, שערים וטרנזיסטורים) המוגדרים מראש על ידי היצרן ומסופקים על ידו. אספקתם איננה כרוכה בעלות נוספת על ידי היצרן אך המידע הנמסר תחתן נשמר חסוי. הגדרתם מראש במלואה נקרא גם Hard Macro.

ליבות IP או קניין רוחני הם תכנונים הנרכשים על ידי ספקי "צד ג'" כתת-רכיב כחלק מ ASIC גדול יותר. הם מסופקים בצורת קוד בשפת תיאור חומרה ( Soft Macro ) או כתכנון מלא הכולל את ניתובי החיבורים בטכנולוגית היצרן כליבה סגורה ומוגנת וניתנת לייצור ישיר של המסיכות ( Hard Macro ). קיימות חברות רבות המפתחות ומוכרות ליבות IP, ובחברות גדולות קיימות מחלקות שזהו תפקידם. ניתן לרכוש למשל תכנון שלם של CPU, בקר Ethernet, USB או מכלול Wifi שלם שאותם ניתן לשבץ לתוך ASIC.

יצרני ASIC[עריכת קוד מקור | עריכה]

לקריאה נוספת[עריכת קוד מקור | עריכה]

קישורים חיצוניים[עריכת קוד מקור | עריכה]

מערך שערים

ראו גם[עריכת קוד מקור | עריכה]